Разворот транзисторного канала из вертикального положения (как в FinFET) в горизонтальное даёт важное преимущество. Кристаллическая решётка кремния анизотропна, и свойства структур зависят от выбранной кристаллографической ориентации подложки.
Чаще всего заготовки создают с ориентацией 100 (индекс Миллера). Но перпендикулярный «гребень» FinFET выполнен из материала с индексом 110, который механически прочнее, зато обеспечивает меньшую электронную мобильность и больше дефектов.
Поэтому чипы на GAAFET электрически привлекательнее FinFET с вычислительной точки зрения. Расплата — существенное усложнение и удорожание производства.
Напомним устройство обычного полевого (МОП) транзистора: исток, сток и канал лежат в одной плоскости, заданной поверхностью кремниевой пластины. В зависимости от переносимых зарядов различают прямые (n-МОП) и инверсные транзисторы.
Архитектура complementary FET (CFET) подразумевает, что на участке подложки одна над другой располагаются комплементарные пары n-МОП/p-МОП с замкнутыми (кольцевыми, «обнимающими») затворами GAA — как у актуальных GAAFET.
Современные транзисторы с затворами толщиной единицы нанометров (2 нм) не рассчитаны на высокие напряжения. Напряжённость поля обратно пропорциональна размеру элемента, поэтому даже при единицах вольт она достигает мегавольт на сантиметр.
В результате носители заряда повреждают структуру канала, туннелируют сквозь изолятор и провоцируют пробой диэлектрика. Дефекты формируют проводящие каналы, превращающие транзистор в обычный проводник. Высоковольтным логическим схемам на кремнии не быть.
Поэтому рабочее напряжение снизили с 5 В несколько десятилетий назад примерно до 1 В: больше нельзя — наноприбор выйдет из строя. Приходится наращивать силу тока через каждый канал.
Когда на квадратном миллиметре — более трёхсот миллионов транзисторов, суммарная сила тока чипа переваливает за сотню ампер. Вот почему GAAFET перспективнее FinFET.
Замена монолитного канала несколькими вертикально уложенными увеличивает его эффективную ширину. Это повышает силу тока выборки (drive current) без снижения напряжения.
В вычислительной электронике проектировщикам, по сути, нет дела до энергопотерь (до предела: перегрев меняет свойства полупроводников). Главное — быстрая и надёжная обработка двоичных сигналов через ток выборки.
Утрируя, микроэлектронщики предпочли бы обходиться без токов: важна информация, а не мощность. Но раз для работы схем токи необходимы — приходится с ними работать.
Согласно закону Джоуля−Ленца, выделяемое тепло пропорционально квадрату силы тока. Поэтому линии электропередач высоковольтные: выгоднее повысить напряжение и снизить ток. Логика силовой электроники противоположна логике архитекторов вычислений.
Однако преимущество GAAFET не подавляющее. Сила тока выше, но плотность транзисторов почти та же, что у FinFET: зоны n- и p-проводимости соседних элементов приходится разносить, чтобы избежать паразитных каналов и пробоя (проблема pMOS/nMOS separation).
Частично помогают вилочные нанолистовые транзисторы (forksheet FET): зоны разделяются вертикальным изолятором, что позволяет их сблизить. Но при дальнейшей миниатюризации толщину изолятора придётся уменьшать, повышая риск его пробоя.
Теперь яснее, почему CFET занимает умы. У GAAFET и вилочных транзисторов n- и p-области лежат в одной плоскости на каждом уровне. У CFET уровни чередуются: n-области строго над p-зонами.
Проблема разделения в главной плоскости снимается: транзисторы можно располагать вплотную, не боясь пробоя, — ведь на каждом ключевом уровне заряды одной полярности.
Ещё в эпоху микронных норм инженеры выводили соединительные шины в вышележащие слои металлизации, переложенные диэлектриком и связанные вертикальными контактами.
Для планарных схем таких слоёв может быть больше десятка, для FinFET и GAAFET — пять-шесть. CFET вытянуты по вертикали, поэтому межсоединения организуют в плоскостях трубчатых затворов, избавляясь почти от всех добавочных слоёв.
Слои металлизации толстые, и сокращение их количества вдвое снижает общую высоту микросхемы даже с учётом высоких структур CFET. Чем тоньше слой, тем проще отводить тепло — и растёт рабочая частота.
По планам Imec к 2030 году возможности нанолистовых конструкций с общим гребнем окажутся исчерпаны. Примерно на норме «А7» (маркетинговых 0,7 нм) придёт пора осваивать CFET в серии.
Потому что иного способа преодолеть «1-нм» рубеж нет, а тормозить прогресс никто не намерен. Ставки велики (растут аппетиты больших языковых моделей), альтернативы кремнию не видно. Только CFET, только вперёд!
Так за чем дело стало? Возьмём монолитный способ — monolithic complementary FET (mCFET). Он не требует пересмотра техпроцессов: создание p-зон, укладка нанолистов и замыкание n-областями сводится в рабочую циклограмму.
Проблема в том, чтобы выполнить её с низким уровнем брака. В Imec сетуют: допуски крайне жёсткие, малейшее нарушение ведёт к обрыву контактов, короткому замыканию или их сочетанию в одном транзисторе.
Поэтому кажущаяся простота перехода от GAAFET к mCFET грозит высокой себестоимостью: достойного выхода годных чипов (в идеале выше 90%) при ожидаемой частоте дефектов не выйдет.
Есть и другое ограничение. При травлении структур с большим соотношением сторон (high aspect ratio, HAR) нужно протравливать узкие глубокие колодцы с отношением диаметра к высоте от 10:1 до 50:1 с нанометровыми допусками.
Проявляется эффект ARDE — зависимость скорости травления от соотношения сторон. Чем ýже и глубже колодец, тем экспоненциально медленнее реакция: при 100:1 плотность потока частиц на дне не выше 1,5% от поверхностной.
Частицы нужно осаждать строго вертикально для ровных стенок. Стоит станине фотолитографа среагировать на сейсмическое событие — профиль искажается.
В HAR-структурах электроны и ионы плазмы различаются по массам. Электроны копятся на стенках, формируя поля, которые отклоняют ионы и усиливают искажения. Чем больше слоёв в mCFET, тем сильнее эффекты.
Есть и сложности последовательного осаждения гетерогенных слоёв. Технология травления слоями в один атом (atomic layer etching, ALE) устраняет ARDE, но растягивает производственные циклы.
Поэтому mCFET не станет основой массового производства по «7A». Разработчики серийных CFET делают ставку на последовательную схему (sequential CFET approach): раздельное изготовление n- и p-«половинок» с последующим соединением через layer transfer process.
У последовательной схемы свои минусы: дороже по материалам (две заготовки плюс сверхпрецизионный перенос слоя между 300-мм пластинами), низкие температуры отжига (~500 °C вместо оптимальных 900 °C), риск геометрических ошибок.
Тем не менее проблемы решаются, в том числе через нанотрубчатые каналы. К началу 2030-х CFET наверняка станут мейнстримом микропроцессорного производства.
В середине 2026 года группа Сюэлэя Ляна из Пекинского университета впервые создала логические контуры целиком на CFET — с каналами из углеродных нанотрубок. Зоны n- и p-проводимости идентичны по площади и согласованы по характеристикам.
Усилитель на таких транзисторах при 1,0 В достиг пикового коэффициента усиления 164 — рекорд для схем этого типа. Команда также создала элементы NOR, OR, NAND, AND, ячейку 4T-SRAM, кольцевой генератор и многослойный фотодиод.
Соединив фотодиод с CFET-инвертором, исследователи получили монолитную сенсорно-вычислительную схему на нанотрубках, регистрирующую слабое ИК-излучение в диапазоне 1200–1900 нм.
Тема CFET актуальна не только для КНР: её развивают IBM, Intel, Imec и другие. Похоже, будущее полупроводниковой микроэлектроники — за комплементарными МОП-транзисторами.
0 комментариев