На конференции Hot Chips 2026 Intel подробно рассказала о технических решениях, лежащих в основе мобильных процессоров Core Series 3 (Wildcat Lake) — упрощённой и удешевлённой версии Core Ultra 3 (Panther Lake).
Основная идея разработки — не создание новой архитектуры, а точечное снижение стоимости существующей конструкции без потери функций, важных для массового пользователя. Стратегия строится на трёх принципах: переход на упаковку MCP вместо Foveros, оптимизация блоков и платформы, а также внедрение шины UCIe для соединения кристаллов.
Вычислительный кристалл по-прежнему выпускается по техпроцессу Intel 18A, обеспечивающему высокую производительность ядер и уже применяемому в Core Ultra 3. Блок ввода-вывода (Thunderbolt, USB, PCIe) изготавливается по техпроцессу TSMC N6, также знакомому по прошлой серии.
Отказ от базового кристалла Foveros потребовал новой технологии межкристального соединения — UCIe (Universal Chiplet Interconnect Express). Шаг контактных площадок вырос с 36 мкм у Foveros до 110 мкм у UCIe, что потребовало более высоких скоростей передачи данных и увеличило площадь блока ввода-вывода.
В итоге площадь межкристальных соединений в Core Series 3 примерно на 70% больше, чем в Core Ultra Series 3. Intel считает такой компромисс оправданным на фоне экономии на стоимости упаковки MCP.
Переход на MCP изменил и физические параметры чипа: корпус Foveros в Core Ultra Series 3 имеет размеры 50×25×1,5 мм, тогда как органический MCP-корпус Core Series 3 уменьшен до 35×25×1,23 мм. Это экономит место на плате и упрощает подачу питания.
На уровне платформы также нашли резервы для экономии: переход с 128-битной на 64-битную шину DRAM позволил сократить число слоёв печатной платы с 8 до 6. Добавлена отдельная шина питания LP Atom, увеличивающая автономность и допустимый ток при полной нагрузке. Модули Wi-Fi 7 и контроллер PD интегрированы напрямую в чип.
Оптимизация вычислительных и графических блоков позволила сократить их площадь на 38%. Сокращены и возможности ввода-вывода: количество портов Thunderbolt/USB4 уменьшилось с трёх до двух, линии PCIe унифицированы до шести Gen4 вместо смешанной конфигурации Gen5/Gen4.
Полностью убраны физические интерфейсы для камер (CSI), количество аудиоканалов сокращено с четырёх до двух, а число цифровых сигнальных процессоров — с пяти до трёх, хотя они работают на более высокой частоте. Связанная с ними память уменьшена с 4,6 до 3,0 Мбайт.
Благодаря этим изменениям площадь блока ввода-вывода сократилась на 15%. Пропускная способность также оптимизирована под массовый сегмент: целевая скорость подключения SSD PCIe 4.0 составляет около 12 Гбит/с, а вывод изображения ограничен уровнем 4K60 вместо UHBR20.
На высоких частотах UCIe сталкивается с жёсткими требованиями к напряжению и частоте ошибок в битах. Intel рассматривала выделенный LDO-стабилизатор, но в итоге отказалась от него в пользу существующей шины питания VCCAON, ограничив скорость передачи 8 Гбит/с без механизмов повторной передачи или коррекции ошибок.
Поскольку шина UCIe интегрирована в протоколы загрузки, отладки, безопасности и отображения данных, синхронизация сигналов стала одной из самых сложных задач всего проекта. Для надёжного запуска были добавлены предохранители и опции обеспечения живучести системы.
Отдельной проблемой стало энергопотребление: пакетирование данных требует постоянного поддержания частот, а трафик отображения передаётся через UCIe даже в режиме ожидания. Для решения этой проблемы ввели несколько состояний канала связи и приоритизацию трафика по QoS.
Переход на MCP имеет и обратную сторону — без межсоединительной платы кристаллы обрабатывают меньше сигналов, а управление питанием пришлось полностью пересматривать. Кроме того, кристаллы должны быть либо монолитными, либо изначально спроектированными под органическую упаковку.
По сути, Core Series 3 — пример того, как высокопроизводительная архитектура Panther Lake была адаптирована для бюджетного сегмента за счёт переработки упаковки, блоков и платформы при сохранении ключевых пользовательских функций.